Seven Segment Display In VHDL

Berikut ini contoh kode program VHDL dari alat BCD to 7 Segment Decoder yang dapat meng-input bilangan BCD (Binary Coded Decimal) 4-bit dan menampilkan output berupa angka di dalam Seven Segment Display atau di dalam LED output yang ada di FPGA.

    LIBRARY IEEE;
    USE IEEE.STD_LOGIC_1164.ALL;
    ENTITY BCD2LED IS
    PORT (D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    O:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
    END BCD2LED;
    ARCHITECTURE RTL OF BCD2LED IS
    BEGIN
    PROCESS (D)
    BEGIN
    CASE D IS
    WHEN "0000"=>O<="1111110";
    WHEN "0001"=>O<="0110000";
    WHEN "0010"=>O<="1101101";
    WHEN "0011"=>O<="1111001";
    WHEN "0100"=>O<="0110011";
    WHEN "0101"=>O<="1011011";
    WHEN "0110"=>O<="X011111";
    WHEN "0111"=>O<="1110000";
    WHEN "1000"=>O<="1111111";
    WHEN "1001"=>O<="111X011";
    WHEN OTHERS=>O<="XXXXXXX";
    END CASE;
    END PROCESS;
    END RTL;

FPGA ( Field Programmable Gate Array )

FPGA ini merupakan chip yang dapat dikonfigurasi untuk menjalankan fungsi tertentu tanpa perlu melewati proses semi konduktor yang rumit dan mahal. Perangkat ini termasuk salah satu jenis Programming Logic Device (PLD), dimana FPGA mempunyai banyak kelebihan dibanding jenis-jenis PLD sebelumnya. Di antaranya adalah jenis dan jumlah gerbangnya yang sangat banyak (ribuan hingga ratusan ribu), kecepatannya yang sangat tinggi, mudah diprogram, dan dapat diprogram berkali-kali.

keunggulan dari FPGA antara lain :

• dari segi Performansi : kemampuan desin sistem yang dapat beroperasi pada frekuensi yang semakin tinggi.
• Kepadatan dan Kapasitas : kemampuan meningkatkan integrasi system, penempatan lebih banyak system di dalam sebuah chip, dan penggunaan seluruh gate yang ada di dalam FPGA yang membuat keefektifan harga perancangan.
• Mudah digunakan : kemampuan software yang mudah digunakan untuk perancangan dan kemampuan untuk menambahkan desain baru pada sistem di FPGA yang sama pada saat yang berbeda.

FPGA mempunyai banyak pengaplikasian dalam dunia manufacturing maupun robotika dan berbagia macam bidang lainnya,

MULTIPLEXER

Program VHDL yang membuat rangkaian sederhana 2 to 1 multiplexer menggunakan pendekatan behavioral level design ;

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY multiplexer IS PORT (d0, d1, s: IN STD_LOGIC;y: OUT STD_LOGIC);

END multiplexer;

ARCHITECTURE Behavioral OF multiplexer IS

BEGIN
PROCESS(s, d0, d1)
BEGIN

y <= d0 WHEN s = ’0′ ELSE d1;

END PROCESS;
END Behavioral;

Bisa di ubah memakai IF ELSE ;

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY multiplexer is PORT(d0,d1,s : IN STD_LOGIC;y : OUT STD_LOGIC);

END multiplexer;

ARCHITECTURE Behavioral OF multiplexer IS
–blok sekuensial-> ciri dari behavioural level
BEGIN
PROCESS(s, d0, d1)
BEGIN

IF s=’0′ THEN
y <= d0;
ELSE
y <= d1;
END IF;

–y<=d0 WHEN s=’0′ ELSE d1;
END PROCESS;
END Behavioral;

Package Dari Library VHDL

IEEE LIBRARY:

math_real

numeric_bit

numeric_std

std_logic_1164

std_logic_arith

std_logic_signed

std_logic_unsigned:

Kita ambil salah satu contoh setengah penambah yang mempunyai satu pintu gerban XOR dan gerbang AND, menggunakan Library IEEE.STD_LOGIC_1164.

Library IEEE; use IEEE.STD_LOGIC_1164.all; entity ha_en is                                    port (A,B:in bit;S,C:out bit); end ha_en; architecture ha_ar of ha_en is begin                                                  S<=A xor B;                       C<=A and B; end ha_ar; Berikut STD_LOGIC_1164 adalah sebuah standar IEEE yang mendefinisikan tipe logika sembilan-nilai, yang disebut STD_ULOGIC. digunakan adalah kata kunci, yang mengimpor semua deklarasi dari paket ini. Tubuh arsitektur terdiri dari tugas sinyal konkuren, yang menggambarkan fungsionalitas desain. Setiap kali ada perubahan RHS, ekspresi dievaluasi dan nilai tersebut ditetapkan ke LHS. STD LIBRARY: Adalah merupakan bagian dari bahasa VHDL dan berisi semua definisi dasar dan jenis bahasa. Standard package, mendefinisikan BIT, INTEGER, WAKTU dan jenis standar lainnya VHDL. Textio package, berada di library STD dan berisi prosedur dan fungsi untuk input ASCII diformat dan output ke file eksternal. WORKING LIBRARY : Semua desain yang dikompilasi ke library ini. desain di library ini disebut dengan mendahului pekerjaan kata kunci dengan nama entitas desain.