Package Dari Library VHDL

IEEE LIBRARY:

math_real

numeric_bit

numeric_std

std_logic_1164

std_logic_arith

std_logic_signed

std_logic_unsigned:

Kita ambil salah satu contoh setengah penambah yang mempunyai satu pintu gerban XOR dan gerbang AND, menggunakan Library IEEE.STD_LOGIC_1164.

Library IEEE; use IEEE.STD_LOGIC_1164.all; entity ha_en is                                    port (A,B:in bit;S,C:out bit); end ha_en; architecture ha_ar of ha_en is begin                                                  S<=A xor B;                       C<=A and B; end ha_ar; Berikut STD_LOGIC_1164 adalah sebuah standar IEEE yang mendefinisikan tipe logika sembilan-nilai, yang disebut STD_ULOGIC. digunakan adalah kata kunci, yang mengimpor semua deklarasi dari paket ini. Tubuh arsitektur terdiri dari tugas sinyal konkuren, yang menggambarkan fungsionalitas desain. Setiap kali ada perubahan RHS, ekspresi dievaluasi dan nilai tersebut ditetapkan ke LHS. STD LIBRARY: Adalah merupakan bagian dari bahasa VHDL dan berisi semua definisi dasar dan jenis bahasa. Standard package, mendefinisikan BIT, INTEGER, WAKTU dan jenis standar lainnya VHDL. Textio package, berada di library STD dan berisi prosedur dan fungsi untuk input ASCII diformat dan output ke file eksternal. WORKING LIBRARY : Semua desain yang dikompilasi ke library ini. desain di library ini disebut dengan mendahului pekerjaan kata kunci dengan nama entitas desain.